ГЛОССАРИЙ

12.1 СТАНДАРТЫ, ПЛАТФОРМА И КОНТРОЛЛЕР

PDF · 90Страница 90

Базовые названия стандарта и платформы. Английская расшифровка сохраняется как исходное название, русская колонка объясняет роль термина в настройке DDR5.

Глоссарий: 11.1 СТАНДАРТЫ, ПЛАТФОРМА И КОНТРОЛЛЕР
Термин	Английское название	Объяснение на русском
DDR5	Fifth-Generation Double Data Rate Synchronous Dynamic Random-Access Memory	Пятое поколение синхронной динамической памяти с передачей данных по двум фронтам такта.
SDRAM	Synchronous Dynamic Random-Access Memory	Динамическая память, работа которой синхронизирована тактовым сигналом.
DRAM	Dynamic Random-Access Memory	Энергозависимая память: данные хранятся как заряд в конденсаторах ячеек. Для сохранения данных нужна периодическая регенерация (refresh).
JEDEC	Joint Electron Device Engineering Council	Организация, выпускающая стандарты DDR5, SPD и требования к таймингам.
JESD79-5	JEDEC Standard 79-5: DDR5 SDRAM	Основной стандарт устройств DDR5; буква и номер версии обозначают редакцию.
MT/s	Megatransfers per Second	Миллионы передач в секунду; корректная единица эффективной скорости DDR.
MHz	Megahertz	Миллионы тактов в секунду; для DDR число MT/s примерно вдвое выше физического fCK.
fCK	Clock Frequency	Физическая частота тактового сигнала памяти.
QCLK	Memory Controller Clock	Домен тактирования контроллера Intel. Для подтверждённого режима Gear G: tQCLK = G × 2000 / MT/s, нс. Единицы показаний утилиты проверяют отдельно. См. 5.7.
CPU	Central Processing Unit	Процессор; на LGA1700/LGA1851 внутри него расположен контроллер памяти.
Ring	Ring Interconnect	Кольцевое межсоединение ядер, кэша и других блоков CPU на рассматриваемых LGA1700; не является самим IMC.
IMC	Integrated Memory Controller	Встроенный в CPU контроллер: принимает запросы, планирует DRAM-команды и обслуживает каналы памяти.
MC	Memory Controller	Блок контроллера памяти Intel; MC0/MC1 - его индексы. Обозначения MC/C в ATC разобраны в 5.7. В BIOS также часть названия MC/VDD2.
Intel ME	Intel Management Engine	Подсистема управления платформой Intel со своей прошивкой; ME в записи BIOS/ME относится к ней.
MRC	Memory Reference Code	Код Intel внутри BIOS: при старте инициализирует IMC/PHY и управляет обучением памяти.
FSP	Firmware Support Package	Пакет Intel для инициализации платформы. Публичные поля FSP задают настройки, но не раскрывают весь алгоритм MRC.
PHY	Physical Layer	Физический уровень интерфейса: передатчики, приемники, задержки и калибровки сигнала.
BIOS	Basic Input/Output System	Привычное название прошивки платы и ее меню настроек; технически современная реализация обычно UEFI.
UEFI	Unified Extensible Firmware Interface	Современный интерфейс прошивки; также среда, из которой запускается MemTest86.
POST	Power-On Self-Test	Начальная самопроверка после включения; успешный POST еще не доказывает стабильность.
POR	Plan of Record	Официально поддерживаемый Intel режим для конкретного числа DIMM, рангов и скорости.
SKU	Stock Keeping Unit	Учётное обозначение товарной позиции. Один SKU не гарантирует неизменность DRAM IC во всех партиях; аппаратную ревизию проверяют отдельно.
Microcode	Processor Microcode	Низкоуровневый код, управляющий частью операций CPU. Его обновления загружаются BIOS/UEFI или ОС и могут менять поведение процессора.
LGA	Land Grid Array	Тип процессорного разъёма с контактами на стороне платы: LGA1700 и LGA1851.
PCH	Platform Controller Hub	Чипсет платформы, обслуживающий периферию; не является самим IMC.
QVL	Qualified Vendors List	Список комплектов памяти, проверенных производителем платы в указанных конфигурациях.
OC	Overclocking	Работа выше штатных условий конкретной связки; XMP также относится к разгону.

РАЗБОР RTL/IOL И ПРИМЕРЫ РАСЧЁТА - РАЗДЕЛ 5.7

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Intel: контроллер памяти, микрокод, FSP; JEDEC DDR5; главы 01-10, 14.

12.2 МОДУЛЬ, ОРГАНИЗАЦИЯ И ТОПОЛОГИЯ

PDF · 91Страница 91

Форматы модулей, служебные микросхемы и устройство DRAM. Ранговость, размещение корпусов и топология разобраны на следующей странице.

Глоссарий: 11.2 МОДУЛЬ, ОРГАНИЗАЦИЯ И ТОПОЛОГИЯ
Термин	Английское название	Объяснение на русском
DIMM	Dual In-line Memory Module	Полноразмерный модуль памяти с независимыми контактами на двух сторонах платы.
UDIMM	Unbuffered Dual In-line Memory Module	Обычный небуферизованный настольный модуль; команды поступают к DRAM без регистрового буфера.
SO-DIMM	Small Outline DIMM	Компактный модуль памяти для ноутбуков и малых систем; стандартный DDR5 SO-DIMM имеет 262 контакта.
RDIMM	Registered DIMM	Модуль с регистровым буфером команд, адресов и тактового сигнала; применяется на совместимых серверных платформах.
CUDIMM	Clocked Unbuffered Dual In-line Memory Module	UDIMM с отдельным драйвером CKD, восстанавливающим тактовый сигнал.
CKD	Clock Driver	Микросхема CUDIMM, принимающая и заново формирующая CK; не обучает линии DQ/DQS.
RCD	Registering Clock Driver	Регистровый буфер RDIMM между контроллером и DRAM для команд, адресов и CK; не является микросхемой DRAM.
PMIC	Power Management Integrated Circuit	Контроллер на модуле, формирующий VDD, VDDQ и VPP. Диапазон напряжений и управление зависят от модели и конфигурации.
SPD	Serial Presence Detect	Набор данных модуля: организация, JEDEC-профили, XMP и служебная информация.
SPD Hub	Serial Presence Detect Hub	Микросхема DDR5, объединяющая доступ к SPD, PMIC и температурному датчику.
EEPROM	Electrically Erasable Programmable Read-Only Memory	Перезаписываемая энергонезависимая память, в которой хранится SPD.
XMP	Extreme Memory Profile	Расширенный профиль Intel с частотой, таймингами и напряжениями выше базового JEDEC.
EXPO	Extended Profiles for Overclocking	Профиль разгона памяти AMD для совместимой платформы. Поддержка профиля и работа конкретного комплекта зависят от CPU, платы и BIOS.
PCB	Printed Circuit Board	Печатная плата модуля либо материнской платы; ее разводка влияет на сигнал.
IC	Integrated Circuit	Интегральная схема. В описании модуля часто означает готовую микросхему; сам термин не задаёт число кристаллов в корпусе.
Chip	Chip / Microchip	Разговорное обозначение кристалла или готовой микросхемы DRAM. При подсчёте нужно уточнять: корпуса или кристаллы.
Package	IC Package	Конструкция вокруг кристалла: подложка, защитная заливка и внешние контакты. При подсчёте корпусов считаются отдельные компоненты.
Substrate	Package Substrate	Маленькая плата внутри корпуса: несёт кристалл и соединяет его с внешними контактами. Отличается от PCB модуля.
FBGA	Fine-Pitch Ball Grid Array	Корпус с массивом шариковых контактов малого шага снизу; обозначение корпуса не задаёт число кристаллов или рангов.
Die	Semiconductor Die	Кусочек кремния, на котором изготовлена схема DRAM: ячейки памяти и управляющие цепи.
Density	DRAM Die Density	Ёмкость одного кристалла в Гбит; от неё зависят многие нормативы регенерации.
SDP / DDP	Single-Die Package / Dual-Die Package	Один / два кристалла в одном корпусе. Число кристаллов само по себе не задаёт число рангов; важны организация и выбор кристаллов.
MMR	Hynix MMR (Device Designation)	Обозначение Hynix из примера RAMGuide: два кристалла MFR (ревизия DRAM) по 4 Гбит в корпусе DDP. Это не отдельный тип ранга.
Low-loss	Low-Loss PCB Material	Материал печатной платы с малыми потерями сигнала. Это свойство материала, а не гарантия частоты памяти.
Back-drilling	Back Drilling	Удаление неиспользуемой части металлизации переходного отверстия для уменьшения отражений сигнала.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: JEDEC DDR5; AMD EXPO; документация производителей модулей; главы 02, 14.

Конструкция корпуса, ранговость и стороны PCB описывают разные свойства. Далее - ширина DRAM, каналы и разводка слотов.

Глоссарий: 11.2 МОДУЛЬ, ОРГАНИЗАЦИЯ И ТОПОЛОГИЯ
Термин	Английское название	Объяснение на русском
RDL	Redistribution Layer	Слой переразводки контактных площадок кристалла. В рассмотренных DRAM-корпусах перенос к краям облегчает проволочные соединения.
Monolithic DDR5	Monolithic DDR5 SDRAM	DDR5 с одним кристаллом DRAM в корпусе, без 3DS-стека. Это свойство микросхемы, не число микросхем или рангов DIMM.
3DS / TSV	3D-Stacked DRAM / Through-Silicon Via	3DS — стек кристаллов DRAM с вертикальными соединениями TSV через кремний. Не приравнивать любой DDP-корпус к 3DS.
SS / DS	Single-Sided / Double-Sided	Корпуса DRAM распаяны на одной либо обеих сторонах PCB. Число сторон не определяет ранговость.
Rank	Memory Rank	Группа DRAM, совместно выбираемая Chip Select; в DDR5 выбор выполняется по субканалам. Ранг не задаёт сторону PCB.
1R / 2R; R0 / R1	Single / Dual Rank; Rank 0 / Rank 1	Один или два ранга на модуле. R0 и R1 - номера рангов; у 1R есть R0, у 2R - R0 и R1.
x4 / x8 / x16	DRAM Device Data Width	Ширина данных DRAM: 4, 8 или 16 бит; сама по себе не определяет число корпусов и рангов.
1Rx4 / 1Rx8 / 2Rx8	Rank Count and Device Width	Запись числа рангов и ширины DRAM: например, 1Rx4 - один ранг на устройствах x4.
Matched Kit	Factory-Matched Memory Kit	Комплект, проверенный производителем именно в заявленном составе.
Speed Bin	Speed Grade / Component Binning	Класс режима и результат отбора IC; режим XMP не равен предельному потенциалу.
Non-binary DDR5	Non-Binary-Density DDR5	DDR5 с плотностью кристалла, не равной степени двойки; например, 24 Гбит с типичными модулями 24 и 48 ГБ.
Channel	Memory Channel	Независимый логический канал между IMC и памятью.
Subchannel	Independent Memory Subchannel	Один из двух независимых путей DDR5 DIMM: 32 бита данных либо 40 бит с системным ECC. Это не два CPU-канала.
DPC / 1DPC / 2DPC	DIMMs Per Channel / One or Two DIMMs Per Channel	Количество фактически установленных модулей на канал; ключевой показатель текущей электрической нагрузки.
SPC / 1SPC / 2SPC	Slots Per Channel / One or Two Slots Per Channel	Количество физически разведенных слотов на канал; это свойство платы, а не текущей установки DIMM.
true-1DPC	Community/Vendor Shorthand for True One-Slot-Per-Channel Topology	Распространенное, но терминологически неточное имя 1SPC-платы; в руководстве для разводки используется SPC.
2-DIMM / 4-DIMM	Two / Four DIMM Slots	Число слотов платы; 2-DIMM модели обычно оптимизированы для разгона памяти.
Point-to-point	Point-to-point Memory Topology	Соединение контроллера с единственным разъёмом DIMM на канал. Такая разводка на уровне слотов соответствует 1SPC.
Daisy Chain	Daisy-Chain Memory Topology	Последовательная разводка слотов канала, обычно предпочтительная при одном DIMM на канал.
T-topology	T-Topology Memory Routing	Разветвленная разводка с близкими длинами до двух слотов, ориентированная на 2SPC.
Gear	Memory Controller Gear Ratio	Отношение частоты MC к физическому такту DRAM: Gear 2 = 1:2; Gear 4 = 1:4. Gear 2 обычно используется с DDR5 Raptor Lake.
OEM / reference	Original Equipment Manufacturer / Reference Module	В каталоге — настольные модули и референсные позиции; это категория поставки, а не тип IC, ранг или признак ECC.
P/N / SKU	Part Number / Stock Keeping Unit	P/N — артикул производителя; SKU — код товарной позиции. Для комплекта важен полный код с суффиксом: он отличает ёмкость, профиль и исполнение.
BOM	Bill of Materials	Состав компонентов изделия. Производитель может менять его между партиями при сохранении товарного SKU.
DRAM revision	DRAM Die Revision	Ревизия кристалла, не PCB или скоростной класс. S32M означает Samsung DDR5, 32 Гбит, M-die.
Native JEDEC	Native JEDEC Speed Grade	Штатный скоростной класс без XMP/EXPO. Bin компонента сам по себе не доказывает профиль SPD и заявленный режим готового модуля.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Micron: Monolithic RDIMM; Invensas: 3D Packaging; главы 02, 14.Micron: Monolithic RDIMM; Invensas: 3D Packaging; главы 02, 14.

12.3 КОМАНДЫ, ШИНЫ И СИГНАЛЬНЫЕ ПУТИ

PDF · 93Страница 93

Команды DDR5 работают с банками, строками и столбцами. Сокращения шин показывают, по какому физическому пути передается команда, адрес или полезная нагрузка.

Глоссарий: 11.3 КОМАНДЫ, ШИНЫ И СИГНАЛЬНЫЕ ПУТИ
Термин	Английское название	Объяснение на русском
Bank	Memory Bank	Независимый массив строк и столбцов внутри DRAM.
Bank Group	Bank Group	Группа банков; переходы внутри одной и между разными группами имеют разные тайминги.
Row	Memory Row	Строка ячеек, открываемая командой ACT в буфере строки.
Column	Memory Column	Часть открытой строки, к которой обращаются команды чтения или записи.
ACT	Activate	Открывает выбранную строку банка перед доступом к данным.
PRE	Precharge	Закрывает открытую строку и подготавливает банк к следующей активации.
PREab	Precharge All Banks	Закрывает открытые строки во всех банках выбранного ранга.
PREpb / PREsb	Precharge Per Bank / Same Bank	PREpb закрывает выбранный банк; PREsb — банк с одинаковым номером во всех группах банков выбранного логического ранга.
RD	Read Command	Команда чтения данных из открытой строки.
WR	Write Command	Команда записи данных в открытую строку.
CAS	Column Address Strobe	Историческое имя столбцовой фазы; входит в названия CL и CAS-to-CAS таймингов.
RAS	Row Address Strobe	Историческое имя строковой фазы; используется в названиях ACT/PRE таймингов.
DQ	Data Input/Output	Двунаправленные линии полезных данных между IMC и DRAM.
DQS	Data Strobe	Строб данных, по которому приемник захватывает биты DQ.
CA	Command and Address	Шина команд и адресов от контроллера к модулю.
CK	Clock	Основной дифференциальный тактовый сигнал памяти.
CS / CS0 / CS1	Chip Select / Chip Select 0 / 1	Выбор ранга: CS0 соответствует R0, CS1 - R1. В DDR5 сигналы выбора независимы для каждого субканала.
CKE	Clock Enable (Legacy/Controller Term)	Историческое имя и термин контроллера; отдельного вывода CKE у DDR5 нет.
CMD / CTL	Command / Control	Обобщенные обозначения командных и управляющих сигналов.
MR / MRW / MRR	Mode Register / Mode Register Write / Read	Регистр режима DRAM и команды его записи/чтения. Через MR задают режимы и читают предусмотренные устройством сведения; это не SPD.
WCK	Write Clock	Отдельный быстрый такт данных LPDDR5; его не следует смешивать с CK настольной DDR5.
BL16	Burst Length 16	Пакет из 16 передач данных; базовая длина пакета для DDR5.
BC8	Burst Chop 8	Сокращенная передача половины BL16 для поддерживаемого сценария.
Bus	Electrical Bus	Совокупность линий общего назначения: данные, адреса, команды или такт.
Turnaround	Bus Turnaround	Разворот направления или смена адресата шины, требующая защитного интервала.
RMW	Read-Modify-Write	Чтение блока, изменение его части и последующая обратная запись.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: SK hynix DDR5 32Gb Rev.1.2: команды PRE/MR; Intel; главы 02-03.SK hynix DDR5 32Gb Rev.1.2: команды PRE/MR; Intel; главы 02-03.

12.4 ПЕРВИЧНЫЕ, ВТОРИЧНЫЕ И ТРЕТИЧНЫЕ ТАЙМИНГИ

PDF · 94Страница 94

Буква t означает time (время). Основные поля таймингов BIOS обычно заданы в тактах CK; служебные поля могут иметь другие единицы. Одинаковое число CK на разных MT/s соответствует разному времени в наносекундах.

Глоссарий: 11.4 ПЕРВИЧНЫЕ, ВТОРИЧНЫЕ И ТРЕТИЧНЫЕ ТАЙМИНГИ
Термин	Английское название	Объяснение на русском
Timing	Memory Timing	Временной параметр памяти: задержка, длительность или интервал между событиями.
tCK	Clock Period	Длительность одного физического такта: tCK, нс = 2000 / MT/s.
tCL	CAS Latency	Задержка от команды READ до появления первых данных.
tRCDRD	Row-to-Column Delay for Read	Интервал от ACT до последующей команды READ.
tRCDWR	Row-to-Column Delay for Write	Интервал от ACT до последующей команды WRITE.
tRP	Row Precharge Time	Время закрытия строки перед открытием другой строки этого банка.
tRAS	Row Active Time	Минимальное время, в течение которого строка остается открытой.
tRC	Row Cycle Time	Здесь tRC = tRAS + tRP — расчёт. Фактический ACT→ACT того же банка может быть длиннее из-за последнего READ/WRITE. См. 3.3.
CR / 1N / 2N	Command Rate / One-N / Two-N	Темп выдачи команд: каждый либо каждый второй такт.
tCWL	CAS Write Latency	Задержка от WRITE до начала передачи данных.
tWR	Write Recovery Time	Минимальный интервал от конца пакета данных записи до PRE того же банка.
tRTP	Read-to-Precharge Time	Минимальный интервал от команды READ до PRE того же банка.
tRRD_S / L	Row-to-Row Delay Short / Long	Интервал между ACT: S - разные группы банков, L - одна группа банков.
tFAW	Four Activate Window	Минимальный интервал между первой и пятой ACT одного ранга; отсчёт повторяется для каждой новой ACT.
tCCD_S / L	CAS-to-CAS Delay Short / Long	Интервал между столбцовыми командами: S - разные группы банков, L - одна группа.
tCCD_L_WR	Long CAS-to-CAS Write Delay	Интервал WR → WR в одной группе банков; второй WRITE требует чтения-изменения-записи.
tCCD_L_WR2	Long CAS-to-CAS Write Delay 2	Сокращённый WR → WR в одной группе банков; второй WRITE не требует чтения-изменения-записи.
tWTR_S / L	Write-to-Read Delay Short / Long	Интервал от конца пакета данных записи до READ: S - другая группа банков, L - та же.
tRDRD	Read-to-Read Delay	Семейство третичных переходов между двумя чтениями.
tWRWR	Write-to-Write Delay	Семейство третичных переходов между двумя записями.
tRDWR	Read-to-Write Delay	Разворот шины от чтения к записи.
tWRRD	Write-to-Read Delay	Разворот шины от записи к чтению.
S / L	Short / Long	Короткий / длинный вариант временного интервала. Точный смысл зависит от семейства тайминга; это не обозначение длины дорожки.
sg / dg	Same Group / Different Group	Та же либо другая группа банков.
dr / dd	Different Rank / Different DIMM	Другой ранг либо другой модуль.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Документация JEDEC DDR5, Intel и производителей DRAM; главы 01-10, 14.

12.5 REFRESH И СЛУЖЕБНЫЕ ИНТЕРВАЛЫ

PDF · 95Страница 95

Refresh (регенерация) восстанавливает заряд ячеек. При росте tREFI и снижении tRFC служебных пауз меньше, но выше зависимость от температуры и способности конкретных IC удерживать данные.

Глоссарий: 11.5 REFRESH И СЛУЖЕБНЫЕ ИНТЕРВАЛЫ
Термин	Английское название	Объяснение на русском
Refresh	DRAM Refresh	Периодическое восстановление заряда в ячейках памяти.
Retention	Data Retention	Способность ячейки удерживать данные между операциями регенерации.
REFab	All-Bank Refresh	Обновление всех банков выбранного ранга.
REFsb	Same-Bank Refresh	Обновление одноимённого банка во всех группах банков.
PBR	Per-Bank Refresh	Общее имя частичной регенерации. В BIOS Intel Per Bank может соответствовать REFsb; это не обязательно обновление одного банка.
FGR	Fine Granularity Refresh	Более частая регенерация с укороченным циклом обслуживания.
tREFI	Refresh Interval Time	Средний интервал между регенерациями; рост снижает накладные расходы и запас по температуре.
tRFC	Refresh Cycle Time	Обозначение фактической длительности цикла регенерации BIOS/MRC; переводится в нс на текущей скорости.
tRFC1 / tRFC2	Refresh Cycle Time 1 / 2	Нормативы обычного REFab и REFab в режиме 2x FGR. Это разные режимы стандарта, не два обязательных поля BIOS.
tRFCsb / tRFCpb	Same-Bank / Per-Bank Refresh Cycle Time	Названия отдельного пути регенерации зависят от платформы. Настраивается после tRFC.
tREFIx9	9 x tREFI Time	Предел регенерации одного ранга, в 1024 DCLK. Расчёт 8 x tREFI / 1024 может выйти за диапазон. Итог зависит от контроллера/MRC; оставляем Auto.
Power Down	DRAM Power-Down State	Энергосберегающее состояние памяти при простое.
Self Refresh	Self-Refresh Mode	Режим самостоятельной регенерации DRAM.
tCKE	Clock-Enable Timing	Служебный интервал входа в Power Down и выхода из него.
tXP	Exit Power-Down Time	Задержка выхода из Power Down до следующей команды.
tXS	Exit Self-Refresh Time	Задержка выхода из Self Refresh.
tXS_DLL / tDLLK	Exit Self-Refresh DLL / DLL Locking Time	После Self Refresh команды, которым нужна DLL, ждут её готовности: tXS_DLL = tDLLK. Это отдельное условие от tXS.
tRDPDEN	Read-to-Power-Down Entry Delay	Интервал от READ до входа в Power Down.
tWRPDEN	Write-to-Power-Down Entry Delay	Интервал от WRITE до входа в Power Down.
tMRD / tMOD	Mode-Register Delay / Update Delay	Интервалы между служебными командами и применением регистра режима.
tMRR	Mode Register Read Command Period	Минимальный период между командами чтения регистра режима MRR. Не путать временной параметр tMRR с самой командой MRR.
ZQ Calibration	Impedance Calibration against ZQ	Калибровка выходных сопротивлений DRAM относительно эталона ZQ.
tZQCSPeriod	ZQ Calibration Short Period	Период выполнения короткой ZQ-калибровки.
tZQOPER	ZQ Calibration Operation Time	Длительность полной операции ZQ-калибровки.
RFM	Refresh Management	Механизм дополнительного обновления при частых активациях; не является заменой tRFC.
tRFM	Refresh Management Cycle Time	Минимальная длительность RFM-цикла; это временной параметр, а не сам механизм RFM.
tRPab	All-Bank Precharge Time	Интервал после PREab. Область применения поля проверяют по контроллеру; не подменяют автоматически настройкой tRP.
tCA2CS	Command/Address-to-Chip-Select Delay	Служебный интервал между трактом CA и выбором CS.
Vendor fields	Controller/Vendor-Specific Timing Fields	tSR, tOSCO, tXPDLL и похожие ярлыки не расшифровываются догадками и без задачи остаются Auto.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: SK hynix DDR5 32Gb Rev.1.2: Mode Register Timing, Self Refresh; Intel; глава 03.SK hynix DDR5 32Gb Rev.1.2: Mode Register Timing, Self Refresh; Intel; глава 03.

12.6 НАПРЯЖЕНИЯ И ДОМЕНЫ ПИТАНИЯ

PDF · 96Страница 96

Одинаковые буквы VDDQ в разных меню не означают одну физическую линию. Название, источник измерения и платформа должны фиксироваться вместе.

Глоссарий: 11.6 НАПРЯЖЕНИЯ И ДОМЕНЫ ПИТАНИЯ
Термин	Английское название	Объяснение на русском
Rail	Power Rail	Отдельная линия питания с собственной физической ролью.
DRAM VDD	DRAM Core Supply Voltage	Питание массива и внутренней периферии микросхем DRAM.
DRAM VDDQ	DRAM I/O Supply Voltage	Питание интерфейса данных со стороны модуля.
CPU VDDQ TX	CPU Transmit I/O Supply Voltage	Питание передатчика памяти внутри CPU; не равно DRAM VDDQ.
MC VDD / VDD2	Memory-Controller I/O Supply Voltage	Платформенные названия линии интерфейса IMC, а не два независимых регулятора.
SA / VCCSA	System Agent Supply Voltage	Питание системного агента Intel; не универсальная ручка частоты памяти.
VPP	DRAM Wordline Pump Supply Voltage	Питание активации строк, штатно около 1,8 В.
VDDIO	Input/Output Supply Voltage	Общее обозначение питания ввода-вывода конкретного узла.
VLDO	Low-Dropout-Regulator Output Voltage	Выход локального линейного стабилизатора, например внутри SPD Hub.
LDO	Low-Dropout Regulator	Линейный стабилизатор с малым падением напряжения.
IVR	Integrated Voltage Regulator	Встроенный регулятор напряжения процессора.
PMIC Sync All	Synchronize All PMICs	Применяет одинаковое управление к PMIC всех установленных DIMM.
Per-PMIC	Per-Power-Management-IC Control	Раздельная настройка PMIC каждого модуля.
High DRAM Voltage	Extended DRAM-Voltage Range Mode	Расширенный диапазон VDD/VDDQ; нужен совместимый PMIC. Сам по себе режим напряжение не повышает.
VOUT	Voltage Output	Выходное напряжение регулятора; в программе контроля - его телеметрическое показание.
VID	Voltage Identification	Запрошенное напряжение, которое не обязано совпадать с VOUT под нагрузкой.
SVID	Serial Voltage Identification	Цифровой интерфейс управления и телеметрии питания Intel.
LLC	Load-Line Calibration	Коррекция просадки напряжения под током; агрессивная LLC может давать выбросы.
PLL	Phase-Locked Loop	Контур синхронизации и восстановления частоты и фазы.
DLL	Delay-Locked Loop	Контур выравнивания задержек без синтеза новой частоты.
TDDB	Time-Dependent Dielectric Breakdown	Зависящий от времени пробой диэлектрика: повреждение изоляции при длительном электрическом стрессе.
ppm	Parts Per Million	Миллионная доля; 1 ppm = 1 из 1 000 000. На графике TI это расчётная доля отказов.
TCASE	DRAM Package Case Temperature	Температура корпуса DRAM в заданной точке измерения. Показание датчика SPD Hub не является прямым измерением TCASE.
VRM	Voltage Regulator Module	Система питания процессора или другого узла; её фазы и силовые сборки не определяют сами по себе разгон памяти.
PWM	Pulse-Width Modulation	Широтно-импульсная модуляция. PWM-контроллер управляет работой фаз преобразователя питания.
SPS	Smart Power Stage	Интегрированная силовая сборка с драйвером и защитой. Её номинальный ток не равен допустимому току всей платы.
PMIC5120	JEDEC PMIC5120	Класс PMIC для клиентской DDR5 по JEDEC; пример — Renesas RRG5332. Обозначение не задаёт ревизию кристалла.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Документация JEDEC DDR5, Intel и производителей DRAM; главы 01-10, 14.

12.7 ТЕРМИНАЦИЯ И КАЧЕСТВО СИГНАЛА

PDF · 97Страница 97

ODT, сопротивление драйвера и Vref формируют электрический диапазон приема. Их цель - не минимальное число, а чистый сигнал с запасом во всех состояниях шины.

Глоссарий: 11.7 ТЕРМИНАЦИЯ И КАЧЕСТВО СИГНАЛА
Термин	Английское название	Объяснение на русском
ODT	On-Die Termination	Согласование линии встроенными в кристалл сопротивлениями. Включённая терминация зависит от направления передачи и состояния ранга.
RTT	Termination Resistance	Условное обозначение сопротивления ODT; не отдельная технология.
RTT_NOM	Nominal Termination Resistance	Номинальная терминация выбранного состояния DRAM.
RTT_WR	Write Termination Resistance	Терминация DRAM во время записи.
RTT_PARK	Park Termination Resistance	Терминация неактивного ранга.
RON	Driver On-Resistance	Выходное сопротивление активного передатчика.
PU / PD	Pull-Up / Pull-Down	Верхняя и нижняя части драйвера или терминации.
Vref	Reference Voltage	Опорный уровень различения логического нуля и единицы.
VrefDQ	Data Reference Voltage	Опорный уровень тракта данных DQ.
VrefCA	Command/Address Reference Voltage	Опорный уровень командно-адресного тракта CA.
VrefCS	Chip-Select Reference Voltage	Опорный уровень приёма CS; отличается от VrefCA и VrefDQ. Настраивается только при наличии соответствующего поля платформы.
Drive Strength	Transmitter Drive Strength	Сила выходного каскада; максимальное значение не обязательно оптимально.
Power Training	DDR I/O Power Training	Этап MRC, подбирающий ODT, силу драйверов и связанные буферы для снижения энергопотребления DDR I/O при сохранении рабочего запаса.
Slew Rate	Signal Slew Rate	Скорость нарастания и спада фронта сигнала.
EQ	Equalization	Компенсация частотных потерь и искажений канала.
CTLE	Continuous-Time Linear Equalizer	Линейный эквалайзер приемника.
DFE	Decision-Feedback Equalization	Коррекция искажений по ранее принятым символам.
DCC	Duty-Cycle Correction	Коррекция коэффициента заполнения CK, DQS, DQ и других сигналов PHY.
DCA	Duty-Cycle Adjuster / Adjustment	Настройка коэффициента заполнения импульсов DRAM.
PVT	Process, Voltage, Temperature	Разброс техпроцесса, напряжения и температуры, учитываемый калибровками.
Eye	Signal Eye	Допустимые диапазоны времени и напряжения для корректного приема сигнала.
Margin	Signal Margin	Запас до границы ошибки; не является гарантией стабильности ОС.
Crosstalk	Signal Crosstalk	Взаимное электромагнитное влияние соседних линий.
Tap	Delay Tap	Дискретный шаг программируемой линии задержки.
Bypass	Bypass Mode	Обход узла или пути; VccDLL Bypass меняет путь питания, сохраняя работу DLL.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Документация JEDEC DDR5, Intel и производителей DRAM; главы 01-10, 14.

12.8 ТРЕНИРОВКА, ЗАПУСК И ВОССТАНОВЛЕНИЕ

PDF · 98Страница 98

Обучение подбирает задержки, Vref и компенсации для текущего запуска. Удачный POST может оказаться случайным, поэтому важна повторяемость холодных запусков и тёплых перезапусков.

Глоссарий: 11.8 ТРЕНИРОВКА, ЗАПУСК И ВОССТАНОВЛЕНИЕ
Термин	Английское название	Объяснение на русском
Memory Training	Memory Interface Training	Подбор задержек, Vref, ODT и компенсаций интерфейса памяти.
Auto	Automatic Firmware-Controlled Value	Решение BIOS/MRC; не обязательно означает стандартное или минимальное число.
Trained Value	Value Determined by Training	Фактическое значение, найденное текущим циклом обучения.
Full Training	Full Memory Training	Полный предусмотренный BIOS/MRC цикл для текущей конфигурации; состав этапов зависит от платформы и настроек.
Full Retrain	Full Memory Retraining	Повторное полное обучение после изменения условий.
Cold Training	Training after a Cold Start	Обучение после снятия питания; не каждый холодный запуск гарантирует полный MRC.
1D / 2D	One-/Two-Dimensional Training	Поиск по одной или двум координатам настройки.
RDTC2D	Read Timing Centering 2D	Переключатель этапа тренировки в Intel FSP и соответствующих BIOS. Не числовой тайминг; точное применение зависит от прошивки.
Per-Bit	Per-Bit Training	Индивидуальная калибровка отдельных линий DQ.
MPR	Multi-Purpose Register	В DDR4 — регистр шаблонов; в DDR5 шаблоны задаются через MR.
WL	Write Leveling	Выравнивание DQS записи относительно CK.
RTL	Round-Trip Latency	Поле Intel Alder Lake / Raptor Lake: READ → первые данные в MC, по рангу, в QCLK. Масштаб утилиты и пересчёт в нс требуют проверки. См. 5.7.
RTLA / RTLB	Round-Trip Latency A / B	Обозначения сторон A/B в записи эмпирической формулы; не соответствуют автоматически всем строкам MC/C в ATC. См. 5.7.
IOL	I/O Latency	Отдельная задержка ввода-вывода в BIOS ряда DDR4-платформ. На DDR5 параметры и доступ к ним устроены иначе. См. 5.7.
RTL Init	Round Trip Latency Initial Value	Начальная установка поиска RTL при обучении; не обещание такого итогового RTL.
RTL Max	Round Trip Latency Maximum	Верхняя граница поиска RTL при обучении в BIOS ASUS; не гарантирует такой итоговый результат.
RTL Offset	Round Trip Latency Offset	Смещение RTL с отдельными знаком и величиной в ASUS BIOS; действие зависит от реализации. Не универсальное правило минус 1-2.
TAT	Turn-Around Timing	Интервалы переходов между направлениями и получателями шины.
RMT	Rank Margin Tool	Средство оценки временного и напряженческого запаса ранга.
Cold Boot	Cold Boot / Cold Start	Запуск после выключения; состояние дежурного питания следует уточнять.
AC Cold Start	Cold Start after AC-Power Removal	Запуск после полного снятия внешнего и дежурного питания.
Warm Restart	Warm Boot / Warm Restart	Перезапуск без полного снятия питания.
S5	ACPI S5 Soft-Off State	Программное выключение ОС с возможным сохранением дежурного питания.
MRC Fast Boot	Memory Reference Code Fast Boot	Сокращенный путь повторной инициализации памяти.
BIOS Fast Boot	Firmware Fast Boot	Сокращение общего POST; не равно MRC Fast Boot.
Windows Fast Startup	Operating-System Fast Startup	Гибридное выключение Windows, не холодный запуск.
No-POST	Failure to Complete POST	Система не завершила инициализацию оборудования.
Recovery	Firmware Recovery Procedure	Возврат к загружаемым параметрам после неудачного POST.
Clear CMOS	Clear CMOS Settings (CMOS: Complementary Metal-Oxide-Semiconductor)	Сброс сохраненных настроек BIOS; CMOS здесь является историческим названием.
DIMM Fit	ASUS DIMM Fit	Автопоиск параметров вокруг уже загружающейся исходной точки.
DIMM Fit Pro	ASUS DIMM Fit Pro	Расширенный ASUS-процесс подбора и проверки параметров памяти.
Training Consistency	Memory-Training Consistency	Функция повышения повторяемости обучения, а не нагрузочный тест.
Memory Preset	Firmware Memory Preset	Подготовленный производителем набор исходных настроек памяти.

РАЗБОР RTL/IOL И ПРИМЕРЫ РАСЧЁТА - РАЗДЕЛ 5.7

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Intel FSP Raptor Lake-S: RDTC2D; ASUS руководства по BIOS; глава 05.

12.9 ПРОФИЛИ, ОШИБКИ И СТАБИЛЬНОСТЬ

PDF · 99Страница 99

Стабильность относится к указанным условиям. POST, успешный тест производительности, снимок экрана и повседневная надёжность - разные уровни доказательства.

Глоссарий: 11.9 ПРОФИЛИ, ОШИБКИ И СТАБИЛЬНОСТЬ
Термин	Английское название	Объяснение на русском
Baseline	Baseline Configuration	Зафиксированная исходная конфигурация для контролируемого сравнения.
Profile	Saved Configuration Profile	Сохраненный набор настроек и условий; сам по себе не доказывает стабильность.
Daily	Daily-Validated Profile	Повседневный профиль с подтвержденным тепловым и электрическим запасом.
Benchmark profile	Benchmark-Stable Profile	Настройки, подтверждённые лишь указанным тестом.
Screenshot profile	Screenshot-Only Profile	Профиль для снимка параметров без полной проверки.
Safe JEDEC	Safe JEDEC Baseline	Резервный штатный профиль для восстановления системы.
Validation	Configuration Validation	Проверка соответствия заданным условиям. В CPU-Z/HWBOT — также регистрация параметров или результата; сама по себе не доказывает стабильность.
Stability	Operational Stability	Отсутствие ошибок в перечисленных условиях и сценариях.
Pass	Successful Test Pass	Завершенный проход без зарегистрированных ошибок.
Fail / Error	Test Failure / Detected Error	Ошибка или сбой теста; требуется диагностика, успешный проход не засчитывается.
Coverage	Test Coverage Percentage	Внутренняя метрика программы, а не вероятность общей стабильности.
Cycle	Test Cycle	Один полный набор алгоритмов конкретного теста.
A/B Test	Controlled A/B Comparison	Сравнение двух вариантов при изменении одной переменной.
Sweet Spot	Optimal Operating Window	Лучший баланс результата, температуры, напряжения и повторяемости.
Hot Stability	Stability at Thermal Equilibrium	Устойчивость после выхода памяти и системы на тепловое плато.
Thermal Margin	Temperature Margin	Запас до температуры, при которой появляются ошибки.
Pre-OS	Pre-Operating-System Environment	Среда до загрузки Windows, например UEFI MemTest86.
ECC	Error-Correcting Code	Код обнаружения и исправления ошибок данных.
On-die ECC	On-Die Error-Correcting Code	Внутренняя коррекция ошибок в кристалле DRAM; не защищает весь путь передачи данных.
ECS	Error Check and Scrub	Проверка и исправление хранимых данных средствами on-die ECC с предусмотренными счётчиками. Их чтение требует поддержки платформы; это не системный ECC-отчёт.
Side-band ECC	Side-Band Error-Correcting Code	Системная коррекция по дополнительным битам ECC; требует совместимых CPU/IMC, платы и ECC DIMM.
Corrected ECC errors	Corrected ECC Error Events	Исправленные и зарегистрированные ошибки ECC; их рост нельзя игнорировать.
ECC injection	Error-Correcting Code Error Injection	Искусственное внесение ошибки для проверки работы механизма ECC.
WHEA	Windows Hardware Error Architecture	Подсистема Windows, регистрирующая аппаратные ошибки.
DMA	Direct Memory Access	Прямой доступ устройства к памяти без обычной обработки данных процессором.
NUMA	Non-Uniform Memory Access	Архитектура с разной стоимостью доступа к областям памяти.
CRC	Cyclic Redundancy Check	Контрольная сумма для выявления повреждения данных.
Row disturbance / Row Hammer	Row-Disturbance Bit Flips / Row Hammer	Ошибки данных в строках-жертвах из-за многократных активаций строк-агрессоров. Конкретный сценарий может затрагивать несколько строк.
PPR	Post-Package Repair	Ремонт строк: Soft PPR — временный; Hard PPR сохраняется без питания.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: SK hynix DDR5 32Gb Rev.1.2: ECS; руководства тестов; главы 07, 10.SK hynix DDR5 32Gb Rev.1.2: ECS; руководства тестов; главы 07, 10.

12.10 ИНСТРУМЕНТЫ, НАГРУЗКИ И МЕТРИКИ

PDF · 100Страница 100

Нагрузочный тест ищет ошибки, а тест производительности измеряет результат.

Глоссарий: 11.10 ИНСТРУМЕНТЫ, НАГРУЗКИ И МЕТРИКИ
Термин	Английское название	Объяснение на русском
Stress Test	Stress Test	Нагрузка для поиска ошибок, а не для рекордного результата.
Component Stress	Component-Specific Stress Test	Алгоритм, целенаправленно нагружающий CPU, IMC либо RAM.
y-cruncher	y-cruncher Component Stress Tester	Набор вычислительных нагрузок для CPU, IMC и памяти.
SVT	Small In-Cache VT3	Малая версия VT3 с рабочим набором в кэше: преимущественно проверяет CPU/кэш, без большого объёма RAM.
VT3	Vector-Scalable Transform, Version 3	Замена устаревшего VST: тяжёлая нагрузка с плавающей точкой и большим рабочим набором CPU + IMC + RAM.
FFT	Fast Fourier Transform	Быстрое преобразование Фурье; интенсивные вычисления с плавающей точкой и обращения к памяти.
NTT	Number-Theoretic Transform	Целочисленное теоретико-числовое преобразование.
AVX	Advanced Vector Extensions	Набор широких векторных инструкций процессора.
FPU	Floating-Point Unit	Вычислительный блок операций с плавающей точкой.
TM5	TestMem5	Windows-движок тестирования памяти с подключаемыми конфигурациями.
Karhu	Karhu RAM Test	Тест RAM в Windows; coverage - объём проверки.
MemTest86	PassMark MemTest86	UEFI-тест памяти до запуска операционной системы.
RAM Test Pro	PCSTONKS RAM Test Pro	Windows-утилита с настраиваемыми тестами памяти, журналом ошибок и контролем WHEA.
OCCT	Historically: OverClock Checking Tool	Набор нагрузочных тестов и тестов производительности; текущее имя продукта - OCCT.
AIDA64	AIDA64 Cache & Memory Benchmark	Измеряет чтение, запись, копирование и задержку.
MLC	Memory Latency Checker	Инструмент Intel для измерения задержки и пропускной способности.
CPU-Z	CPU-Z	Показывает CPU, плату, активные параметры памяти и SPD.
ATC	ASRock Timing Configurator	Утилита просмотра таймингов памяти и RTL; состав полей зависит от платформы и версии. См. 5.7.
HWiNFO	HWiNFO	Контроль показаний датчиков, минимумов и максимумов.
Benchmark	Performance Benchmark	Измерение производительности; не тест стабильности.
Latency	Access Latency	Время ожидания доступа или отклика, обычно в наносекундах.
Bandwidth	Memory Bandwidth	Объем данных, передаваемый за единицу времени.
Throughput	Sustained Throughput	Реальная производительность потока с учетом накладных расходов.
GB/s / ns	Gigabytes per Second / Nanoseconds	Единицы пропускной способности и задержки.
Median / P1 / P99	Median / First / Ninety-Ninth Percentile	Центральный результат и хвосты распределения; направление метрики нужно указывать.
FPS / 1% Low	Frames per Second / Slowest-One-Percent Frame Metric	Средняя частота кадров и показатель редких медленных кадров; метод расчета фиксируется.
Frametime	Frame Time / Frame Interval	Интервал между последовательными кадрами или событиями Present; точный смысл зависит от выбранной метрики.
CPU-/GPU-limit	CPU-/GPU-Limited Workload	Ограничение процессором или видеокартой, меняющее видимость эффекта RAM.
Throttling	Thermal/Power Throttling	Автоматическое снижение частоты из-за температуры, тока или лимита мощности.
Gbit / GB	Gigabit / Gigabyte	Битовая плотность кристалла и байтовая ёмкость модуля — разные величины; 8 бит = 1 байт. Не путать Gbit с GB и двоичными GiB.

ИЗУЧЕННАЯ ДОКУМЕНТАЦИЯ: Документация JEDEC DDR5, Intel и производителей DRAM; главы 01-10, 14.

12.11 ПРОДВИНУТАЯ НАСТРОЙКА TRAINING ALGORITHMS

PDF · 101Страница 101

Термины, используемые в продвинутом разборе обучения памяти.

Термины Training Algorithms, страница 101
Термин	Английское название	Объяснение на русском
RxVref	Receiver Reference Voltage	Порог распознавания данных на стороне приёмника CPU при чтении. Настраивается отдельно от DRAM VrefDQ, используемого при записи.
DQS gating	DQS Receive Gating	Управление окном приёма строба DQS: приёмник открывается к ожидаемому началу передачи данных при чтении.
Deskew	Timing Deskew	Компенсация различий задержки между линиями сигнала. При per-bit deskew время отдельных битов DQ подстраивается раздельно.
FIFO	First In, First Out	Буфер, из которого данные выходят в порядке поступления. Задержки приёмного FIFO участвуют в согласовании возврата данных в контроллер.
PI	Phase Interpolator	Фазовый интерполятор формирует нужное положение фронта между доступными фазами тактового сигнала.
LVR	Linear Voltage Regulator	Линейный регулятор напряжения. В разобранной архитектуре Intel такие регуляторы питают внутренние узлы PHY памяти.
LFSR	Linear Feedback Shift Register	Регистр сдвига с линейной обратной связью. Создаёт псевдослучайные битовые последовательности, используемые в шаблонах обучения.
Swizzle	DQ/DQS Swizzle	Соответствие логических линий DQ/DQS физической разводке с учётом допустимых перестановок линий.
Address aliasing	Address Aliasing	Разные логические адреса указывают на один участок физической памяти. Такое возможно при неверно описанной организации DRAM.
BDAT	BIOS Data ACPI Table	Таблица ACPI для передачи диагностических данных, включая результаты RMT. Её формирование включается отдельно и не гарантирует видимого отчёта в BIOS.