ТАЙМИНГИ

Тайминг задаёт длительность или интервал между событиями в памяти. Обычно это минимум; tREFI ограничивает средний интервал между обновлениями. Значения BIOS обычно указаны в тактах DDR5, поэтому время зависит от MT/s. В BIOS и сообществе тайминги принято делить на первичные, вторичные и третичные.

СНАЧАЛА ПЕРЕВОДИМ ТАКТЫ В НАНОСЕКУНДЫ

ЧЕТЫРЕ ТИПОВЫХ ПУТИ ДОСТУПА

Пересчет при смене скорости: Nнов = Nстар × MT/sнов / MT/sстар. Для минимальных интервалов округляем вверх; для максимального интервала tREFI - вниз.

Пример: tRFC 688 при DDR5-8200 -> 688 × 8400 / 8200 = 704,78 -> 705 тактов при DDR5-8400. Nстар - исходное значение; дробный результат tREFI округляем вниз.

Первичные тайминги описывают открытие строки, доступ к данным и подготовку банка к следующей строке. Они образуют одну цепочку, но не вычисляются друг из друга простым правилом: tCL, tRCD и tRP ограничены разными внутренними операциями микросхемы.

ПОЧЕМУ ПЕРВИЧНЫЙ РЯД DDR5 ВЫГЛЯДИТ ИНАЧЕ

КАК ПОНИМАТЬ ЗАВИСИМОСТЬ, НЕ ПРИДУМЫВАЯ ФОРМУЛУ

Снижение tCL уменьшает задержку после уже выданной команды READ, но не ускоряет открытие строки. Поэтому хороший tCL не заставляет tRCD или tRP снижаться вслед за ним. На Hynix DDR5 tCL нередко продолжает реагировать на VDD, когда tRCD/tRP уже достигли собственного предела.

tRAS, напротив, проверяется через реальную цепочку закрытия строки. Для ранней READ после ACT минимальный цикл равен большему из tRAS и суммы tRCDRD+tRTP, плюс tRP. Если сумма длиннее tRAS, снижение одного tRAS не ускоряет цикл.

Для базового профиля при ранней READ после ACT: чтение из закрытой строки = 49 + 36 = 85 CK; конфликт строк = 49 + 49 + 36 = 134 CK; tRAS = 49 + tRTP12 = 61; tRC = 61 + 49 = 110.

* Возможно, конкретная версия BIOS/MRC фактически связывает или нормализует tRCDRD и tRCDWR в определенном режиме, однако универсальное требование об их равенстве публичной документацией не подтверждается.

DDR5 делит банки на группы. Две команды к разным группам обычно можно подать плотнее, чем внутри одной группы: внутренние ресурсы меньше конфликтуют. Поэтому S означает короткий путь, L - длинный; в третичных таймингах Intel той же логике соответствуют dg и sg.

* Подробности в 3.4.1

ГДЕ ПОЯВЛЯЕТСЯ ВЫИГРЫШ

tRRD и tFAW сильнее проявляются в нагрузках, где одновременно открываются строки разных банков. В коротком последовательном чтении уже открытой строки их влияние почти не видно. tCCD, напротив, определяет плотность соседних столбцовых команд и заметнее в длительном потоке данных.

При tRRD_S=8 последовательные ACT могут располагаться на 0, 8, 16 и 24 CK, а пятая - не ранее 32 CK. Так совместно работают tRRD_S=8 и tFAW=32. Значение выше 32 дополнительно ограничивает поток активаций.

Для рассмотренных x16-устройств со страницей 2 КБ тактовая часть tFAW составляет 40 CK; временной предел также зависит от технического описания и скоростного класса. Серверная 3DS-память имеет дополнительные ограничения. Для tRRD_L берут большее из 8 CK и временного минимума своего скоростного класса.

tFAW задаёт минимальное время от первой до пятой команды ACT одного ранга. Проверка повторяется для каждой новой команды: ACT5 сравнивают с ACT1, ACT6 - с ACT2 и так далее. Дополнительно выдерживают tRRD между соседними ACT.

ПОЧЕМУ 8 НС - НЕ УНИВЕРСАЛЬНЫЙ ПРЕДЕЛ

Минимум tFAW задаётся одновременно в тактах CK и в наносекундах. Обе границы берут из таблицы для нужной организации DRAM и скоростного класса (speed bin). Один предел для всех DDR5 подставлять нельзя: временная часть меняется между классами, а тактовая зависит в том числе от организации устройства.

Таблица содержит выбранные классы SK hynix 32 Гбит M-die, x8, со страницей 1 КБ. Минимумы взяты из технического описания. Зелёная строка 8200 - мой профиль разгона: настройка 32 CK и её время на указанной частоте.

ПОЧЕМУ ДЛЯ x8 ПРАКТИЧЕСКИЙ МИНИМУМ — 32 CK

tFAW (Four Activate Window) допускает не более четырёх ACTIVATE-команд одного ранга в своём окне. tRRD_S задаёт интервал между соседними ACT в разные группы банков. Для обычных DDR5 x8 со страницей 1 KB рассматриваемая минимальная граница tRRD_S = 8 CK.

Между ACT1 и ACT5 — четыре интервала: 4 × tRRD_S = 4 × 8 = 32 CK. Раньше выдать ACT5 не позволяет tRRD_S; показан самый плотный ряд ACT при соблюдении остальных ограничений.

Оценка плотности ACT-команд при заданном tRRD_S.

PAGE SIZE: ПОЧЕМУ ДЛЯ x16 ГРАНИЦА — 40 CK

DDR5 x4/x8 — страница 1 KB; x16 — 2 KB. Для x16 тактовый минимум tFAW — 40 CK, хотя tRRD_S также может быть 8 CK: 4 × 8 = 32 CK. Число 40 не выводится из 4 × tRRD_S: более крупная активируемая страница требует более строгого окна серии ACT и ограничения пиковой нагрузки. Здесь ограничивает уже tFAW: ACT5 — не раньше 40 CK, а не 32 CK.

JEDEC: УЧИТЫВАЮТСЯ И CK, И НАНОСЕКУНДЫ

Здесь nCK — длительность указанного числа тактов: сравниваются времена. 32/40 CK — тактовые границы; минимум в нс берут для конкретного IC и speed bin, поэтому итог не всегда равен 32/40 CK.

tRTP, tWR и tWTR отсчитываются от разных событий. Чтобы получить полный путь от команды до команды, нужно прибавить предшествующие задержки. Ниже - учебный расчёт для 8200 MT/s и CL36 по SK hynix 32 Гбит класса 8000. Все суммы в тактах CK.

ЧТЕНИЕ И ЗАПИСЬ: КОГДА МОЖНО ЗАКРЫТЬ СТРОКУ

Чтение. tCL - от команды READ до первых данных; tRTP - от той же READ до допустимого закрытия строки (PRE). Поэтому CL и RTP для этого не складываются. Для 7,5 нс: 7,5 × 8200 / 2000 = 30,75 → 31; по таблице MR6 выбираем tRTP32. В моём разгонном профиле: tRTP12; на высокой частоте — 14. Ниже 12 не снижаю.

Запись. Сначала проходит tCWL до первых данных, затем пакет BL16 занимает 16 / 2 = 8 тактов, затем tWR - восстановление после конца данных. На уровне DRAM tCWL = tCL − 2 = 34. Для tWR30 нс: 123 такта → допустимое MR6 126. В разгонном профиле руководства принимаем tWR = 48 и дальше не снижаем.

От WRITE до PRE: tCWL + 8 + tWR = 34 + 8 + 126 = 168. Если после WRITE следует READ с автозакрытием того же банка, tCCD_WTRA ≥ 168 − tRTP32 = 136. Вычитаем RTP, потому что закрытие наступит только после этого интервала от READ.

TWTR: СКОЛЬКО ЖДАТЬ ПОСЛЕ КОНЦА ДАННЫХ ЗАПИСИ

tWTR_S относится к другой группе банков: в выбранном классе сравниваем 4 такта и 2 нс → 8,2 → 9. tWTR_L покрывает долгий путь внутри той же группы: 16 тактов или 10 нс → 41. Числа взяты из конкретного класса микросхемы, не из CL.

От WRITE до READ микросхемы: tCWL + 8 + tWTR. Для разных групп 34 + 8 + 9 = 51; для долгого пути внутри группы 34 + 8 + 41 = 83. Отдельный путь к другому банку той же группы (M) в паспорте может быть короче; его нельзя автоматически подставить вместо L.

В разгонном профиле WTR, WR и RTP сокращают относительно паспортных интервалов и проверяют нагрузкой.

ПОЧЕМУ TWRRD INTEL НЕ РАВЕН ПОЛНОЙ СУММЕ DRAM

tWRRD = запись → чтение; tRDWR = чтение → запись. Для WTR нужна первая группа. S соответствует dg, то есть разным группам банков; L соответствует sg, той же группе. Intel хранит интервалы планировщика; утилита восстанавливает из них WTR.

В основном расчёте pyhwinfo для Raptor Lake DDR5 ≥ 5200: WTR_S = WRRD_dg − C − 10 − П; WTR_L = WRRD_sg − C − 10 − П. C - считанное поле CWL контроллера. П - бит MR8[7]: 0 для короткого, 1 для длинного окончания сигнала записи. Его нельзя заменять длительностью окончания сигнала записи 0,5 или 1,5 такта.

Пример: C34, П1, WRRD_dg54, WRRD_sg86. Получаем S = 54 − 34 − 10 − 1 = 9, L = 86 − 34 − 10 − 1 = 41. Число 10 = пакет 8 + поправка декодера 2. Это формула отображения конкретной утилиты; исходные C и П следует прочитать, а не угадать по CL.

КАК МЕНЯЕТСЯ СВЯЗАННАЯ ПАРА

При фиксированных C и П WRRD_dg54 → 55 даёт WTR_S9 → 10; sg меняет только длинную пару. Для сохранения WTR при увеличении C на 2 нужно увеличить WRRD тоже на 2. После обучения проверяем фактически применённые значения.

Отдельная ветвь с DEC/ADD и обратный расчёт разобраны в 3.7; краткие формулы - глава 11, с. 89.

Ячейки DRAM постепенно теряют заряд, поэтому память приходится регулярно обновлять. tRFC задает длительность одного такого цикла, а tREFI - средний интервал между циклами. Контроллер может немного сдвигать отдельные команды обновления. Меньший tRFC и больший tREFI уменьшают простой, но одновременно сокращают температурный запас.

СПРАВОЧНЫЕ НОРМАТИВЫ REFRESH ПО РЕЖИМУ И ПЛОТНОСТИ КРИСТАЛЛА

ОБЫЧНЫЙ РЕЖИМ ОБНОВЛЕНИЯ: ТЕМПЕРАТУРА И ИНТЕРВАЛ

НОРМАТИВНАЯ И РЕАЛЬНАЯ ТЕМПЕРАТУРА - НЕ ОДНО ЧИСЛО

Порог 85 °C относится к TCASE - температуре корпуса самой DRAM-микросхемы. HWiNFO на потребительском DDR5 обычно показывает локальный датчик SPD Hub/PCB: это удобная контрольная точка, но не температура самого горячего IC и не TCASE из спецификации.

При tREFI выше примерно 30000 направленный обдув считается обязательным условием тестирования по методике этого руководства, но вентилятор не заменяет контроль показателей. Если профиль стабилен только при направленном обдуве, тот же обдув должен использоваться и в повседневной работе. Пример 47 °C / 131071 выше - характеристика моего конкретного комплекта, напряжений и теста, а не предел всей DDR5.

Дополнительные ранги и IC обычно повышают требования к охлаждению.

Числа tREFI и tRFC в BIOS заданы в тактах памяти, поэтому одинаковое значение на двух скоростях означает разное время. tREFI ограничивает максимальный средний интервал между обновлениями, а tRFC - минимальную длительность refresh-цикла. Отсюда разное направление округления.

TREFI: УСЛОВНАЯ ЛЕСТНИЦА ОТ МЕНЬШЕГО К БОЛЬШЕМУ

ПРАКТИЧЕСКАЯ НАСТРОЙКА TRFC И TRFCSB/TRFCPB

Для Hynix в FGR ориентир tRFCpb ≈ tRFC2 − 30 нс: при 8200 это RFC2 − 123 такта (688 → 565). Поле tRFC должно означать tRFC2; это эмпирическая оценка, не формула от tRFC1. Сначала настраиваем tRFC, затем отдельно проверяем tRFCpb и лишь после возврата запаса повышаем tREFI.

* JEDEC различает tRFC1 и tRFC2 по refresh-режимам; раздельная настройка есть не везде. Здесь tRFC - runtime-значение контроллера. Равные числа BIOS не доказывают равенство нормативов JEDEC.

** JEDEC tRFCsb/REFsb и Intel tRFCpb/REFpb относятся к разным уровням документации. Их практическое сопоставление зависит от контроллера и BIOS; это не универсальные синонимы и не tRFC2.

Третичные тайминги Intel описывают переход между командами. Все интервалы ниже - в тактах памяти. Для формул сначала определяем направление, затем путь между банками и способ расчёта утилиты.

НАПРАВЛЕНИЕ И ПУТЬ МЕЖДУ БАНКАМИ

RDRD - чтение → чтение; WRWR - запись → запись; RDWR - чтение → запись; WRRD - запись → чтение. Для WTR нужна группа WRRD. S ↔ dg - разные группы банков; L ↔ sg - та же группа. Путь к другому банку внутри группы может быть короче общего длинного пути L.

dr — другой ранг того же модуля: используется при 2R. dd — другой DIMM в канале: используется при 2DPC. При 1R/1DPC оба пути не задействованы. Начинаем с Auto; из CL они не выводятся.

Для BL16: RDRD_dg = WRWR_dg = 8. У sg физические ориентиры раздельны: RDRD опирается на tCCD_L, WRWR - на tCCD_L_WR2 или tCCD_L_WR, в зависимости от пути записи.

ПОЧЕМУ DDR4-ФОРМУЛА ПОКАЗЫВАЕТ НА ЧЕТЫРЕ БОЛЬШЕ

В DDR4 пакет BL8 занимает 4 такта, в DDR5 пакет BL16 - 8. Поэтому базовый обратный расчёт меняется: WTR_L = WRRD_sg − CWL − 10; WTR_S = WRRD_dg − CWL − 10; WR = WRPRE − CWL − 8. Число 10 включает пакет 8 и поправку декодера 2.

Если программа сохранила вычитание 6 для WTR или 4 для WR, она при тех же исходных полях покажет на 4 больше. Без дополнительных поправок: CWL34, WRRD_sg64/dg52, WRPRE90 → L20/S8/WR48; старые формулы дадут 24/12/52.

В разборе anta777 от 31.10.2022 WTR с вычитанием 6 описан у ASRock Timing Configurator, WR с вычитанием 4 - у ASUS MemTweakIt; MSI Dragon Ball использует базовые DDR5-связи. ASRock там правильно считает WR. Это наблюдение о тех версиях, а не правило «весь ASRock всегда +4». Версию программы и платформу проверяем отдельно.

ПОПРАВКИ К БАЗОВОМУ РАСЧЁТУ

В основном расчёте pyhwinfo на Raptor Lake DDR5 от 5200: WTR = WRRD − C − 10 − П. C - считанное поле CWL контроллера, не автоматически CL−2. П - бит MR8[7]: 0 для короткого, 1 для длинного окончания сигнала записи. Это бит настройки, а не его длительность 0,5/1,5 такта.

При C34, П1: dg54 → S9; sg86 → L41. Обратно: WRRD = C + 10 + П + WTR. Если C и П постоянны, WRRD +1 даёт WTR +1; если C растёт на 2, для того же WTR нужен WRRD +2.

Для WR код начинает с WRPRE − C − 8, а при 2N прибавляет 1. Другой расчёт: WR = WRPDEN − C − 9. Поэтому WRPDEN=WRPRE+1 верно лишь без этой поправки; с ней разница равна 2.

Отдельная ветвь с DEC/ADD: C′ = C − DEC_tCWL + ADD_tCWL; WTR_альт = WRRD − C′ − 10. Она не вычитает П. При C34/DEC2/ADD0, dg54 получаем 12. Эти ветви нельзя объединять в одну сумму поправок.

ЧТЕНИЕ → ЗАПИСЬ И ПРАКТИЧЕСКАЯ ПРОВЕРКА

Интервал DRAM READ→WRITE = CL − CWL + 8 + 2 − O + (P − 0,5) + W. O - сдвиг сигнала чтения; P - длительность его окончания; W - подготовки сигнала записи. При CL36/CWL34, O0/P1,5/W4 получаем 17. BIOS tRDWR дополнительно учитывает контроллер и обучение.

Сравниваем применённые поля и метод расчёта программы, затем проверяем нагрузкой и холодными стартами. Для WTR основной разбор - 3.5, краткие формулы - глава 11, с. 89.

Эти параметры управляют выходом из простоя, самообновлением, калибровкой сигнала и служебными командами. Их настройка сама по себе редко даёт заметный прирост производительности, зато слишком жесткое значение способно сломать холодный старт, сон, пробуждение или повторяемость обучения.

monolithic DDR5 (микросхемы DDR5 с одним кристаллом DRAM в корпусе).

ПОЛИТИКИ ПИТАНИЯ - ЭТО НЕ ОДИН ТАЙМИНГ

ЧТО ПРОВЕРЯТЬ ПОМИМО ТЕСТА ПАМЯТИ

Повседневный профиль должен выдерживать не только непрерывную нагрузку, но и переходы: холодный запуск после полного снятия питания, несколько перезагрузок, длительный простой, сон и пробуждение. Именно здесь используются tXP, tXS и интервалы входа в режимы питания.

Если ошибка появляется только после сна, сначала верните служебные интервалы и политики питания в Auto, затем повторите тот же сценарий. Такой A/B быстрее отделяет проблему состояния питания от нестабильности ячеек.

Одинаковый объем не означает одинаковое поведение. На предел влияют плотность и ревизия микросхем, число рангов, количество модулей на канал и качество отбора. Сначала определяем физическую организацию комплекта, только потом переносим логику таймингов.

КАК МЕНЯЕТСЯ НАСТРОЙКА ПРИ РАЗНОМ ОБЪЁМЕ

ОБЪЕМ ВЛИЯЕТ ЧЕРЕЗ ОРГАНИЗАЦИЮ

Модуль 24 ГБ на 24-Гбит IC остается одноранговым, тогда как 48 ГБ на тех же IC обычно требует двух рангов. Во втором случае контроллер получает больше параллелизма, но одновременно должен переключать ранг и обучать дополнительные пути dr.

При переходе с 48 на 96 ГБ заново проверьте частоту, третичные тайминги и обновление данных, даже если ревизия IC осталась прежней.

CUDIMM улучшает тактовый тракт благодаря CKD, но не меняет смысл tCL, tRCD, tRFC или третичных переходов. При переносе профиля сохраняем зависимости и время в нс, а не абсолютные числа.

В этой главе я ориентируюсь на ASUS ROG Maximus Z790 Apex Encore с BIOS 2202. Общую структуру подтверждает официальное руководство, но набор отдельных строк зависит от прошивки, процессора и модулей. Названия параметров приведены в формулировках ASUS.

КАРТА РАЗДЕЛА DRAM TIMING CONTROL

ТОЧНЫЕ СТРОКИ, КОТОРЫЕ ЧАЩЕ ВСЕГО ЗАДАЮТСЯ ВРУЧНУЮ

ЧТО ФИКСИРОВАТЬ ПЕРЕД РУЧНЫМ ВВОДОМ

После полного обучения сохраняются частота, Gear, Command Rate, все первичные и вторичные тайминги, группы tRDRD/tWRWR/tRDWR/tWRRD, температура модулей и версия BIOS. Для строк с Training/Runtime записывается именно Runtime.

Введённое значение после запуска может измениться: MRC округляет его к допустимому коду или применяет внутреннее ограничение. Ориентироваться нужно на фактическое значение после старта.

На Z890 смысл основных DDR5-таймингов не изменился, но ASUS перестроила меню под Core Ultra 200S, CUDIMM и новый MRC. Переносить с Z790 нужно логику и связи, а не каждую цифру или название строки. Таблица опирается на публичное руководство ROG Z890; конкретный набор пунктов зависит от BIOS, CPU и DIMM.

НОВЫЕ И СКРЫТЫЕ СТРОКИ

ЧТО ПЕРЕНОСИТЬ С Z790, А ЧТО ИСКАТЬ ЗАНОВО

С Z790 можно переносить смысл параметров, формулу tRC=tRAS+tRP, связи tRRD/tFAW и tWTR/tWRRD, а также сам подход к пересчету тактов в наносекунды. Частоту, напряжения, результат обучения и значения, зависящие от PHY, все равно ищем заново.

Пункты, отсутствующие в публичном руководстве Z890, не следует искать под похожим названием и заполнять числом от Z790. Сначала Auto и фактическое значение, затем подтверждение назначения по конкретной версии BIOS.

Divide DRAM timings оставляем Auto, пока не возникло ограничение диапазона поля. У него нет универсального порога 9600 MT/s: решение принимает BIOS/MRC по частоте и кодированию конкретного тайминга.

* Для Raptor Lake-S публичная документация Intel указывает, что DDR5 RFM не включен. Наличие похожей строки BIOS само по себе не доказывает активность механизма на конкретной платформе.